Генерация тестовых данных для системного функционального тестирования FIFO-кэш-памяти микропроцессоров

Авторы

  • Е.В. Корныхин

Ключевые слова:

FIFO
ограничения
системное функциональное тестирование
тестовые шаблоны
тестовые программы

Аннотация

Рассматривается задача генерации начального состояния кэш-памяти для тестовых шаблонов, использующихся при системном функциональном тестировании процессоров. Обсуждается генерация тестовых данных для базисных способов организации кэш-памяти (полностью ассоциативный кэш и кэш прямого отображения), а также для кэш-памяти общего вида, сочетающей в себе характеристики этих двух типов кэш-памяти. Генерация начального состояния кэш-памяти осуществляется путем разрешения ограничений, составленных для тестового шаблона.

Новые вычислительные технологии

Загрузки

Опубликован

2009-04-27

Выпуск

Том 10 (2009): Выпуск 2.

Раздел

Раздел 2. Программирование

Автор

Е.В. Корныхин

Московский государственный университет имени М.В. Ломоносова,
факультет вычислительной математики и кибернетики
Ленинские горы, 119992, Москва
• аспирант

Библиографические ссылки

  1. Семенов А.Л. Методы распространения ограничений: основные концепции // Тр. конференции «Интервальная математика и методы распространения ограничений». Новосибирск, 2003. 19-31.
  2. Камкин А.С. Генерация тестовых программ для микропроцессоров // Тр. Ин-та системного программирования РАН. 2008. 14, вып. 2. 23-64.
  3. Fournier L., Marcus E., Rimon M., Vinov M., Ziv A., Adir A., Almog E. Genesys-Pro: innovations in test program generation for functional processor verification // IEEE Design and Test of Computers. 2004. 21, N 2. 84-93.
  4. Reorda M.S., Squillero G., Corno F., Sanchez E. Automatic test program generation - a case study // IEEE Design and Test, Special Issue on Functional Verification and Testbench Generation. 2001. 21, N 2. 102-109.
  5. Takayama K., Fallah F. A new functional test program generation methodology // Proc. 2001 IEEE International Conference on Computer Design: VLSI in Computers and Processors. Austin, 2001. 76-81.
  6. Matsumoto N., Kohno K. A new verification methodology for complex pipeline behavior // Proc. of the 38st Design Automation Conference (DAC’01). Las Vegas, 2001. 816-821.
  7. Ferrandi F., Sciuto D., Beardo M., Bruschi F. An approach to functional testing of VLIW architectures // Proc.. of the IEEE International High-Level Validation and Test Workshop (HLDVT’00). Berkeley, 2000. 29-33.
  8. Lichtenstein Y., Rimon M., Vinov M., Behm M., Ludden J. Industrial experience with test generation languages for processor verification // Proc. of the 41st Design Automation Conference (DAC’04). San Diego, 2004. 36-40.
  9. Guo Y., Liu G., Li S., Li T., Zhu D. MA2TG: A functional test program generator for microprocessor verification // Proc. of the 2005 8th Euromicro Conference on Digital System Design (DSD’05). Porto, 2005. 176-183.